Minor Embedded Systems Digital circuit design with HDL. Code: ELEHWP01 Semester 7, kwartaal 1 Aantal creditpoints (ECTS): 3

Digital circuit design with HDL

Code: ELEHWP01 Semester 7, kwartaal 1

Aantal creditpoints (ECTS): 3

1 Inleiding

Dit studieonderdeel is bestemd voor voltijd studenten die deelnemen aan de mi- nor Embedded Systems van de opleiding Elektrotechniek. In deze modulewijzer wordt de gang van zaken m.b.t. deze module beschreven.

In toenemende mate ontwerpt de Embedded Systems Engineer systemen waarbij de integratie van zowel hardware als software bepalend is voor de functionali- teit. Een goede keuze maken tussen welk deel van de applicatie in hardware geimplementeerd wordt en welk deel in software, noemen we in de literatuur hardware/software co-design. In deze module staan we stil bij het ontwerpen van digitale hardware in FPGA’s. (In het minorproject ELEEEP71 kan de student kiezen om integraal HW/SW-codesign toe te passen.)

Het hardware-ontwerp van een embedded systems bevat tegenwoordig vaak her- configureerbare hardware dankzij de grote flexibiliteit die deze platformen aan- bieden. Tien tot vijftien jaar geleden bestonden programmeerbare componenten uit PAL en GAL ICs, die fysiek geprogrammeerd dienden te worden. Moderne componenten (CPLDs en FPGAs) kunnen telkens opnieuw geprogrammeerd wor- den en bevatten (afhankelijk van de definitie die je hanteert) tot het equivalent van honderdduizenden conventionele logische componenten. Ook worden steeds meer microprocessor chips uitgevoerd met een herconfigureerbaar hardware ge- deelte om specifieke taken te versnellen, voornamelijk in generieke computing applicaties. Recentelijk heeft bijvoorbeeld Intel de FPGA fabrikant Altera overge-

verwachting zullen in de toekomst het aantal applicaties die geimplementeerd worden d.m.v. FPGA’s alleen maar stijgen.

In deze module zullen we met een zeer modern component aan de slag gaan;

namelijk met het Altera DE1-SoC board, waarop een Cyclone V FPGA geplaatst is.

De Cyclone V chip bevat naast een grote hoeveelheid herconfigureerbare logica ook twee harde ARM cores om general-purpose zaken af te handelen. Door de grote hoeveelheid IO en logic is dit board uitstekend geschikt om een scala aan schakelingen te realiseren.

FPGA ontwerpen worden in de meeste gevallen door middel van hardware be- schrijvingstalen vastgelegd. De meest gebruikte talen hiervoor zijn Verilog en VHDL. VHDL wordt voornamelijk in Europa gebruikt. Daarom ga je bij deze mo- dule leren om digitale schakelingen die je hebt ontwerpen met VHDL te beschrij- ven.

Omdat de Nederlandse taal niet gebruikt wordt in de wereld van Embedded Sys- tems is al het lesmateriaal in het Engels geschreven.

2 Werkvorm

Studiebelasting is circa 10 uur per week, als volgt verdeeld:

• Hoorcollege

◦ Week 1 t/m 5: circa 1,5 uur per week.

• Praktijk

◦ Week 1 t/m 8: 4 uur per week (+1,5 uur als er een college is).

◦ Schakeling maken met VHDL schrijven, simuleren en werkend maken op FPGA board.

◦ Kom voorbereid naar het practicum om hier kostbare tijd te besparen.

• Zelfstudie

◦ Week 1 t/m 8: 7 uur per week.

◦ Thuis opgaven maken/simulaties maken.

◦ Het is mogelijk om met de DE1-SoC kit in het praktijklokaal buiten de les om aan de slag te gaan indien er geen andere lessen in het prak- tijklokaal gegeven worden. Docent is dan niet constant beschikbaar.

3 Competenties en gedragskenmerken

De student werkt binnen deze module aan de competenties:

1. Analyseren;

2. Ontwerpen;

3. Realiseren.

4 Leerdoelen

De student is in staat om . . .

Leerdoel Niveau Weging Omschrijving

1 D 20 % een architectuurschema van een digitale schakeling kunnen ontwerpen en analyse- ren zodanig dat dit schema bruikbaar is voor een gedetailleerde uitwerking met behulp van een HDL en tevens bepaalde functionele eisen volbrengt.

2 D 20 % met behulp van een HDL digitale schakelin- gen ontwerpen zodanig dat de schakeling voldoet aan de vooraf gestelde functie.

3 D 20 % het verschil aangeven tussen sequentiële en combinatorische digitale schakeling zodanig dat de (in een bepaalde HDL) juiste vorm van het beschrijven van deze schakeling gekozen kan worden.

4 D 20 % de werkingen van een in een HDL beschreven digitale schakeling testen met behulp van een zogenaamde testbench, zodanig dat bewezen wordt dat de schakeling voldoet aan de ge- specificeerde eisen.

5 D 20 % een in een HDL beschreven digitale schake- ling realiseren op een FPGA met bijbeho- rende periferie, zodanig dat de schakeling ook buiten de FPGA voldoet aan de functio- nele en implementatiegerichte eisen.

De beheersingsniveaus van de verschillende leerdoelen zijn afkomstig van de taxo- nomie van Bloom (met een bewerking van Anderson). A= Kennis, onthouden, B

= Inzien, begrijpen, C = Toepassen, gebruiken, D = Problemen oplossen, analy- seren, synthetiseren.

5 Toetsing

De toetsing van deze module is opgebouwd uit de volgende drie onderdelen:

1. Aanwezigheidsplicht:

• Bijwonen van hoorcolleges en practica is verplicht. Bij meer dan 20%

afwezigheid zonder overleg met een van de docenten wordt u geen cijfer toegekend.

2. Practicumopdrachten (tweetallen):

• U dient alle opdrachten van het practicum afgerond te hebben.

• U werkt in tweetallen aan de labopdrachten 1 t/m 5.

3. Eindopdracht (individueel):

• U werkt alleen aan de eindopdracht. Er zijn op dit moment zeker 22 verschillende eindopdrachten om vanuit te kiezen. Studenten mogen niet aan dezelfde eindopdracht werken. Het student is ook vrij om zelf een eindopdracht te verzinnen, maar moet in overleg met de docent- begeleiders vooraf goedgekeurd worden. De meeste eindopdrachten hebben te maken met een externe sensor of LED strip die aangesloten dient te worden op de DE1-SoC bord. De besturing en terugkoppeling van de Sensor of LED-strip dient plaats te vinden via de DE1-SoC bord.

Opdrachten

De opdrachten moeten voldoen aan de volgende eisen. Deze eisen gelden voor de wekelijkse practicumopdrachten en voor de eindopdracht:

1. Ontwerp:

• Ontwerpschets van het circuit.

2. Simulatie:

• Met behulp van een testbench bewijst u dat de schakeling functioneel is.

3. Praktijk:

• Bewijs dat de schakeling werkt door deze te demonstreren aan een van de begeleidende docenten.

6 Beoordeling

In deze module kunt u een voldaan halen. Als u voldaan heeft aan de aanwe- zigheidsplicht, u alle practicumopdrachten heeft ingeleverd en de eindopdracht heeft volbracht en voldoet aan de basis requirements van de opdracht, dan heeft u de module behaald. Als 1 van de onderdelen mist is het eindcijfer onvoldoende.

Een hogere beoordeling dan voldoende (V) is mogelijk, mits er een aantal require- ments (vooraf in overleg met de begeleidende docenten) zijn toegevoegd aan de eindopdracht. De eindopdracht wordt mondeling besproken en toegelicht. Verder wordt de eindopdracht volgens een rubriek beoordeeld.

Herkansing

Bij een onvoldoende voor de eerste kans is er een herkansingsmogelijkheid. Voor de herkansing moet er niet 1, maar moeten er 2 eindopdrachten worden ingele- verd welke beide correct en foutloos moeten worden afgetekend en mondeling getoetst. Bij gevallen waar er sprake is van een herkansing voor 1 student (zoals

een groep van maar 1 student) dan moet er een nieuwe eindopdracht ingeleverd worden en mondeling getoetst.

Fraude en/of plagiaat

Onder plagiaat wordt bij dit vak verstaan:

• Het overnemen van andermans teksten in eigen werk zonder bronvermel- ding.

◦ Dit is alleen toegestaan als het een duidelijke toevoeging heeft tot het verslag, de tekst niet te lang is en tussen aanhalingstekens is gedaan.

• Het overnemen van andermans code in eigen werk.

◦ Alleen kleine conceptuele stukken code mogen van internet of andere bronnen worden gebruikt mits de student(en) het vermogen heeft/hebben om de werking hiervan uit te leggen. Indien een student de werking van een stuk zelf ingeleverde code niet kan uitleggen wordt dit als plagiaat gezien.

• Het parafraseren van andermans teksten in eigen werk zonder bronvermel- ding.

• Het parafraseren van andermans code in eigen werk.

◦ D.w.z. het alleen aanpassen van bijv. namen van variabelen en functies zodat het lijkt alsof de code anders is maar semantisch gezien zwaar overeenkomstig is.

• Het overnemen van andermans afbeeldingen zonder bronvermelding.

Bij verdenking van plagiaat (bijv. in de ontwerpschets en/of code) wordt de be- oordeling van het werk aan de examencommissie voorgelegd.

7 Voorkennis

Voor deze module is geen voorkennis geëist, maar wel gewenst. Het gaat om de volgende vakken voor de opleiding Elektrotechniek:

• DIT01, Digitale Technieken.

Omdat het een bepaald abstractieniveau vereist om schakelingen in tekst te om- schrijven is het gewenst dat de studenten hun abstracte denkvermogen hebben geoefend in de modulen:

• EMS10: programmeren microcontrollers.

• CPL01: C programmeren.

8 Aansluiting op verdere studie

Het omgaan en ontwerpen van digitale schakelingen is een vaardigheid die voor de vakken ELECTA01 en ELEEEP71 vereist is.

9 Planning en studieopdrachten

Zietabel 1.

10 Verplichte literatuur

Aanbevolen wordt:

• Circuit Design and Simulation with VHDL, Second Edition – Pedroni. The MIT Press, 2010. ISBN: 0262014335, 9780262014335.

11 Docentenbereikbaarheid

Modulehouder: E. van de Logt

E-mail: logeh@hr.nl

Kamer: Academieplein AP.D0.036 Telefoonnummer: 010 794 4966

Docent: J.W. Roeloffs E-mail: j.w.roeloffs@hr.nl

Kamer: Academieplein AP.D0.036 Telefoonnummer: 010 794 5025

12 Aanwezigheidsnorm en deadlines

Voor aanwezigheidsnorm ziehoofdstuk 5.

De deadlines voor het voldoen van alle opdrachten en het inleveren van het eind- verslag is vrijdag om 12:00:00 Nederlandse tijd in lesweek 8 van het kwartaal waarin dit vak gegeven wordt.

Versiehistorie

Datum Versie Omschrijving Auteur

V0.1 11-2007 Opzetten modulehandleiding. LogEH

V0.2 07-2008 Omzetten naar nieuwe template. Wijzigen lettertypeInvullen indicatoren. Code gelijk aan studiegids.

RijWM

V0.3 11-2008 H8 toegevoegd bij week 3 RigHC

Datum Versie Omschrijving Auteur V0.5 02-11-2010 Significante veranderingen in de module

verwerkt in de planning. Toetsing en be- oordeling aangepast. Toevoeging regels plagiaat. Voorkennis aangepast naar al- leen DIT01 vereist, overige zaken gewenst.

Werkvorm aangepast.

PelJH

V0.6 30-09-2011 Nieuwe versie boek. Aangepaste hoofdstuk- ken. Aangepaste opgaven.

PelJH

V0.7 09-07-2013 Kleine tekstuele wijzigingen in verschil- lende onderdelen. Tussentijdse deadlines toegevoegd. Nieuwe competenties ver- werkt. Nieuwe leerdoelen geformuleerd.

PelJH

V0.8 07-07-2014 Toetsing en beoordeling aangepast. Detail- planning aangepast.

TeijW

V0.9 02-09-2014 Normering aangepast. TeijW

V1.0 25-09-2015 Enkele textuele verbeteringen in inleiding.

Omgezet naar BroJZ LaTeX template. Te- ruggebracht naar indeling volgens stan- daard.

PelJH

V1.1 7-06-2016 Aanpassen na overnemen van de cursus. WitRe V1.2 7-06-2017 Aanpassen van de deadllines van de cursus. Roelj V1.3 27-08-2018 Aanpassen van de beoordeling WitRe V1.4 27-08-2019 Aanpassen van de lesstof wk 1 tm 5 Roelj V1.5 20-07-2020 Aanpassen van de voorwaarde bij de eind-

opdracht

Roelj

Tabel 1:Detailplanning voor ELEHWP01 – Digital circuit design with HDL

Lesweek Werk- vorm

Tijd (uur) Beschrijving

1

Voorbereiding 2

Boek kopen!

Introduction to Digital Systems

Doorlezen modulewijzer Doorlezen H1 boek

Hoorcollege 1,5 Introduction to digital systems and structured digital design

Practicum 4,0 Uitwerken opgave 1

Zelfstudie 2,5 Werken aan practicumopdracht

2

Voorbereiding 3,5

Doorlezen H2, H3 en H10 boek

Introduction to VHDL and simulation

Voorbereiden practicum

Hoorcollege 1,5

Introduction VHDL

Code structure and data types Practicum 4,0 Uitwerken opgave 2

Zelfstudie 1,0 Opgaven (boek): 2.1, 2.2a, 3.1, 3.20, 3.22, 3.24

3

Combinational versus sequential design

Tabel 1:Vervolg. Detailplanning voor ELEHWP01 – Digital circuit design with HDL

Lesweek Werk- vorm

Tijd (uur) Beschrijving

Practicum 4,0 Uitwerken opgave 3

Zelfstudie 1 Opgaven (boek): 4.4, 4.5, 5.1, 5.9, 6.3

4

State machines part I

Hoorcollege 1,5 Introduction to state machines Practicum 4,0 Uitwerken opgave 4

Zelfstudie 1 Opgaven (boek): 11.1

5

Voorbereiding 3,5

Doorlezen H6, H7 en H9

Advanced structures in VHDL

Voorbereiden practicum

Hoorcollege 1,5

Sequential design Signals versus variables Functions and procedures Practicum 4,0 Uitwerken opgave 5

Zelfstudie 1 Opgaven (boek): 6.7, 7.1, 7.2, 9.1, 9.5

6

7

Wordt vervolgd op volgende pagina.

Tabel 1:Vervolg. Detailplanning voor ELEHWP01 – Digital circuit design with HDL

Lesweek Werk- vorm

Tijd (uur) Beschrijving

8

Deadline 20

Afvinken eindopdracht

Eindopdracht Afmaken en aftekenen eindopdracht uiterlijk vóór donderdag lesweek 8 om 12:00:00).

TOTAAL 84 uur